core/cva5_config.sv
core/riscv_types.sv
core/csr_types.sv  
core/cva5_types.sv  
l2_arbiter/l2_config_and_types.sv 
l2_arbiter/l2_interfaces.sv
l2_arbiter/l2_external_interfaces.sv
local_memory/local_memory_interface.sv 
local_memory/local_mem.sv

core/interfaces.sv  
core/external_interfaces.sv  

core/lutrams/lutram_1w_1r.sv
core/lutrams/lutram_1w_mr.sv

core/set_clr_reg_with_rst.sv
core/one_hot_occupancy.sv 
core/binary_occupancy.sv 
core/one_hot_to_integer.sv  
core/cycler.sv  
core/lfsr.sv
core/cva5_fifo.sv  
core/shift_counter.sv
core/priority_encoder.sv

core/toggle_memory.sv
core/toggle_memory_set.sv

core/intel/intel_byte_enable_ram.sv
core/xilinx/xilinx_byte_enable_ram.sv
core/byte_en_BRAM.sv 

core/csr_unit.sv  
core/gc_unit.sv  

core/branch_comparator.sv
core/branch_unit.sv  

core/barrel_shifter.sv  
core/alu_unit.sv  

core/local_mem_sub_unit.sv
core/axi_master.sv  
core/avalon_master.sv  
core/wishbone_master.sv  


core/tag_bank.sv  
core/ddata_bank.sv  
core/dtag_banks.sv  
core/amo_alu.sv  
core/dcache.sv  
core/addr_hash.sv
core/store_queue.sv
core/load_store_queue.sv
core/load_store_unit.sv  

core/itag_banks.sv  
core/icache.sv  

core/clz.sv
core/div_core.sv
core/div_unit.sv  

core/tlb_lut_ram.sv  
core/mmu.sv  

core/mul_unit.sv  

core/ras.sv  
core/branch_predictor_ram.sv
core/branch_predictor.sv  
core/fetch.sv

core/illegal_instruction_checker.sv
core/decode_and_issue.sv

core/register_free_list.sv
core/renamer.sv
core/register_bank.sv
core/register_file.sv
core/writeback.sv

l2_arbiter/l2_fifo.sv
l2_arbiter/l2_reservation_logic.sv
l2_arbiter/l2_round_robin.sv
l2_arbiter/l2_arbiter.sv
core/axi_to_arb.sv  

core/instruction_metadata_and_id_management.sv

core/l1_arbiter.sv  

core/cva5.sv

